고속 회로 설계를 위한 병렬 지능형 베이지안 최적화

본 논문은 고속 디지털 시스템 설계에서 필수적인 PCB 스택업 최적화 문제를 다루며, 특히 스트립라인 구조의 특성 임피던스, 삽입 손실, 크로스토크를 동시에 만족시키는 설계 파라미터를 효율적으로 탐색하는 방법을 제안한다. 기존 설계 흐름에서는 수백에서 수천 개의 파라미터 조합을 전수 탐색하거나, 단순히 경험적 규칙에 의존해 설계가 이루어져 비용이 많이 들고 최적화 수준이 낮았다. 이를 개선하기 위해 저자들은 베이지안 최적화(Bayesian Optimization, BO)를 기반으로 한 전역 최적화 프레임워크를 도입하고, 그 한계를 보완하기 위한 병렬·지능형 확장인 Parallel Intelligent Bayesian Optimization(PIBO)을 설계하였다. 논문은 먼저 BO의 기본 원리를 설명한다. 가우시안 프로세스(GP)를 사전 모델로 사용해 관측된 설계 점들의 입력‑출력 관계를 확률적 함수로 추정하고, 획득 함수(Probability of Improvement, PI)를 통해 다음 실험(시뮬레이션) 지점을 선택한다. 이 과정은 목표 함수 평가 횟수를 최소화하면서 전역 최적점을 탐색한다는 장점을 가진다. 그러나 차원이 증가하고 관측 데이터가 많아지면 GP의 공분산 행렬 연산이 O(N³) 복잡도로 급증해 실시간 설계에 부적합해진다. 또한 초기 무작위 샘플링에 따라 최적화 결과가 크게 달라지는 불안정성도 존재한다. 이를 해결하기 위해 저자들은 두 단계의 병렬 전략을 제시한다. 첫 단계에서는 서로 다른 무작위 초기 샘플을 갖는 다수의 소규모 BO 인스턴스를 동시에 실행한다. 각 인스턴스는 초기 샘플 수를 작게 유지해 GP 학습 비용을 최소화하고, 서로 다른 탐색 경로를 제공함으로써 초기 샘플링 편향을 평균화한다. 두 번째 단계에서는 모든 인스턴스가 수집한 데이터를 하나의 대규모 데이터셋으로 합친 뒤, 제한된 반복 횟수로 다시 BO를 수행한다. 이때 사용되는 커널은 Matern 커널이며, 획득 함수는 PI에 탐색‑활용 균형을 조정하는 하이퍼파라미터 τ를 적용한다. 실험 설정은 스트립라인 설계의 6가지 주요 파라미터(W, S, T, H₁, H₂, εᵣ)를 대상으로 하며, 각 파라미터의 범위와 스텝을 정의해 전체 조합이 약 100 k에 달한다. 목표는 85 Ω 임피던스를 유지하면서 삽입 손실을 최소화하는 것이며, 목적 함수는 손실과 임피던스 오차를 가중합한 형태로 설계되었다. PIBO는 총 260회의 시뮬레이션(전통적인 전수 탐색 대비 0.26 %)만으로 최적 설계값을 도출했으며, 12코어 CPU에서 15분 내에 수렴했다. 반복 실험에서도 250~270회 시뮬레이션 범위 내에서 전역 최적점에 일관되게 도달함을 보여, 초기 샘플링에 대한 민감도가 크게 감소했음을 입증한다. 논문의 주요 기여는 다음과 같다. 첫째, 고차원·대규모 설계 공간에서 BO의 계산 복잡도를 효과적으로 낮추는 병렬 구조를 제시하였다. 둘째, 다수의 독립 BO를 병렬 실행함으로써 초기 샘플링 편향을 평균화하고, 결과의 재현성을 크게 향상시켰다. 셋째, 제한된 반복 횟수와 작은 초기 샘플을 활용해 전체 최적화 시간을 수십 배 단축하였다. 넷째, 실험을 통해 제안된 PIBO가 실제 PCB 설계에 적용 가능함을 검증했으며, 향후 크로스토크와 같은 다중 목표 최적화, 더 높은 차원의 설계 변수 확장 가능성을 제시한다. 결론부에서는 현재 연구의 한계와 향후 과제도 언급한다. 현재는 6개의 파라미터에 한정했으며, 커널 선택과 하이퍼파라미터 τ의 튜닝이 성능에 영향을 미친다. 향후 연구에서는 자동 하이퍼파라미터 최적화, 다중 목표(예: 크로스토크, 전력 손실) 통합, 그리고 실제 제조 공정 데이터와 연계한 실시간 최적화 프레임워크 구축을 목표로 한다.