구성 가능한 멤리스터 기반 FIR 필터 설계

본 논문은 디지털 신호 처리(DSP)와 아날로그 회로 설계의 장점을 결합한 멤리스터 기반 유한 임펄스 응답(FIR) 필터 구현 방안을 제시한다. 기존 FIR 구현 방식은 소프트웨어 방식이 메모리와 연산 시간이 많이 소요되는 반면, 하드웨어 방식은 A/D·D/A 변환기와 고정된 저항값 때문에 유연성이 떨어진다. 이를 극복하기 위해 저자들은 (1) 멤리스터를 가변 저항으로 활용해 계수를 프로그래밍 가능하게 하고, (2) 음수 계수를 구현하기 위한 차동 멤리스터 회로를 설계했으며, (3) 넓은 입력 전압 범위를 지원하는 CMOS 샘플링 회로와 (4) 마스터‑슬레이브 구조의 지연 유닛을 도입해 고차 FIR 구현의 복잡성을 낮추었다. 먼저, 멤리스터의 기본 동작 원리와 HP 모델을 소개한다. 멤리스터는 전류 흐름에 따라 저항값이 변하는 4단자 소자로, 전압이 100 mV 이하일 때 장기간(10년 이상) 안정적인 저항값을 유지한다는 실험 결과를 인용한다. 이러한 특성을 이용해 FIR 필터의 계수 hₖ를 저항값 R⁺ₖ와 R⁻ₖ의 차이로 표현한다. 음수 계수를 구현하기 위해 두 개의 멤리스터를 병렬 연결하고, 출력 전압을 (R⁺ₖ – R⁻ₖ)/R₀ 형태로 만들었다. 여기서 R₀는 공통 기준 저항이며, R⁺ₖ와 R⁻ₖ는 각각 양·음 계수용 멤리스터이다. 계수 설정 방법은 두 단계로 나뉜다. ‘단순 방법’은 R⁺ₖ를 최대 저항값, R⁻ₖ를 최소값에 고정하고 R₀만 조정하는 방식으로 구현이 쉽지만, 7~8비트 해상도에서 계수 오차가 크게 발생한다. ‘고급 방법’은 R₀, R⁺ₖ, R⁻ₖ를 모두 자유 변수로 두고, 목표 계수와 구현 가능한 계수 사이의 차이를 최소화하는 비용 함수 F = ∑(h_target – h_implemented)²를 정의한다. 이 비용 함수를 최소화하기 위해 그리드 서치와 같은 휴리스틱 탐색을 적용해 최적의 저항값 조합을 찾는다. 결과적으로 7비트 해상도에서도 평균 오차를 1% 이하로 낮출 수 있었다. 샘플링 회로는 기존 N‑MOS 스위치만 사용했을 때 발생하는 온‑저항 비선형성 및 고전압에서의 스위치 저항 증가 문제를 해결한다. 저자들은 N‑MOS와 P‑MOS를 병렬로 연결한 CMOS 스위치를 채택하고, 비중첩 클록(Clk, Clk̅)을 이용해 스위치를 제어한다. 이 구조는 전압 범위 전반에 걸쳐 일정한 온‑저항을 제공하고, 클록 피드‑스루와 전하 주입을 최소화하기 위해 더미 스위치를 추가하였다. 지연 유닛은 기존 논문에서 제시된 단일 모노스테이블 RC 회로 대신 마스터‑슬레이브 토폴로지를 사용한다. 마스터 단계에서 입력을 샘플링하고, 클록이 하강할 때 슬레이버가 활성화되어 샘플을 출력으로 전달한다. 이 방식은 별도의 복잡한 제어 회로를 없애고, 고차 FIR 구현 시에도 지연 정확도를 유지한다. 전체 회로는 5차 FIR 필터를 기준으로 설계되었으며, Cadence Spectre 시뮬레이션을 통해 동작을 검증하였다. 저역통과 필터와 고역통과 필터 두 가지 사례를 제시했으며, 샘플링 주파수 400 kHz, 차단 주파수 20 kHz인 상황에서 7비트 해상도 고급 방법을 적용한 경우 목표 주파수 응답과 거의 일치했다. 단순 방법 대비 최대 3배 이상의 오차 감소가 확인되었다. 또한, 멤리스터 전압을 100 mV 이하로 제한하는 스케일링 회로를 삽입해 멤리스터 값이 입력 신호에 의해 변하지 않도록 보장하였다. 결론적으로, 제안된 멤리스터 기반 FIR 필터는 A/D·D/A 변환기를 제거함으로써 회로 복잡도와 전력 소모를 크게 낮추고, 멤리스터의 가변 저항 특성을 이용해 소프트웨어와 같은 높은 구성 가능성을 제공한다. 향후 실제 실리콘 구현과 온‑오프 라인 튜닝 회로 개발이 진행된다면, 저전력 IoT 디바이스, 웨어러블 센서, 실시간 신호 처리 시스템 등 다양한 분야에 적용 가능한 새로운 아날로그 필터링 플랫폼이 될 것으로 기대된다.