크로우바용 써리스터 전압 평형 네트워크 설계

본 논문은 고전압 전원 시스템에서 널리 사용되는 직렬 써리스터 스택이 급격한 전류 상승(dI/dt) 상황에서 발생하는 전압 불균형 문제를 해결하기 위한 새로운 동적 평형 네트워크 설계 방법을 제시한다. 전통적인 동적 평형 네트워크는 써리스터의 역회복 전하(Qrr)를 기반으로 설계되었으며, 이는 주로 차단(턴‑오프) 과정에서 발생하는 전압 과도에 대응하기 위한 것이었다. 그러나 크로우바와 같은 보호 회로는 ‘턴‑온’이 주된 동작이며, 차단 전하가 크게 영향을 미치지 않기 때문에 기존 설계는 과도하게 큰 저항·커패시터 값을 요구하게 된다. 논문은 먼저 써리스터의 턴‑온 과정을 지연시간(td), 상승시간(t_on), 전도 확산시간(ts)로 세분화하고, 각 소자의 td 차이가 전압 불균형을 야기한다는 점을 강조한다. 이를 바탕으로 동적 평형 네트워크(Rd–Cd)의 설계 목표를 ‘최대 td 차이(t_dTol)’와 ‘전압 상승 구간(t_on)’의 비율에 따라 두 가지 경우로 나눈다. 첫 번째 경우는 t_dTol ≤ t_on이다. 이때 첫 번째 소자는 아직 턴‑온되지 않은 상태에서 나머지 N‑1개의 소자는 전압이 감소하고 있다. Cd는 충전 전류(i_ch)와 전압(v_AK1)의 과도 응답을 2차 미분 방정식(L·d²i/dt²+Rd·di/dt+(1‑ac)·Cd·i=V_s·(N‑1)/(N·t_on))으로 모델링한다. 해석 결과, i_ch와 v_AK1은 감쇠 진동 형태를 보이며, 최대 전압 과도는 td_max 시점에서 계산된다. 두 번째 경우는 t_dTol > t_on이다. 모든 소자가 턴‑온을 마친 뒤에도 첫 번째 소자는 아직 전압이 남아 있다. 이때는 초기 충전 단계와 이후 방전 단계가 연속적으로 발생한다. 방전 단계는 1차 RC 방정식(Rd·di/dt+(1‑ac)·Cd·i=−V_s·N/t_on)으로 기술되며, 초기 조건은 충전 단계에서 얻은 전류와 전압을 사용한다. 두 모델 모두 Rd와 Cd의 공차(ac)를 최소값으로 가정해 최악 상황을 설계한다. 분석을 통해 Rd가 작을수록 충전 전류가 크게 증가하지만 방전 전류는 Rd에 비례해 감소함을 확인한다. 또한, 인덕터 L은 dI/dt 제한 역할을 하면서도 L값이 클수록 전압 과도가 감소한다는 트레이드오프가 존재한다. 정적 평형 저항(Rs)은 역누설 전류 차이에 의해 결정되며, 본 설계에서는 기존 방법과 동일하게 선택한다. 중요한 차별점은 동적 평형 네트워크 설계에 ‘게이트 드라이버 전파 지연 차이’를 직접 반영할 수 있다는 점이다. 이는 별도의 동기화 회로 없이도 각 소자의 td를 고려한 설계가 가능하게 하여 시스템 복잡성을 크게 낮춘다. 전통적인 Qrr 기반 설계와 비교했을 때, 제안된 방법은 동일한 전압 균형을 달성하면서도 Cd·Rd 값이 30~50 % 정도 감소하고, 전력 손실도 현저히 낮아진다. 시뮬레이션 결과는 전압 과도가 1.2 kV 이하, 충전 전류 피크가 150 A 이하로 제한되는 것을 보여준다. 실험적으로는 12 kV·1 kA 크로우바 회로(6개 직렬 써리스터)에서 설계된 동적 평형 네트워크를 적용하였다. 실험 파형은 이론적 모델과 일치했으며, 전압 불균형이 5 % 이하로 유지되고, 전류 피크가 설계 한계 내에 머물렀다. 또한, 부품 공차를 고려한 설계 절차가 실제 부품 선택 과정에서 유연성을 제공함을 확인하였다. 결론적으로, 본 논문은 고전압·고전류 보호 회로에서 ‘턴‑온’이 주된 동작인 경우에 적합한 동적 평형 네트워크 설계 방법론을 제시한다. 설계 단계에서 td 차이, Rd·Cd 공차, 인덕터 L값을 체계적으로 고려함으로써, 기존보다 작고 효율적인 평형 회로를 구현할 수 있다. 이는 차단 전류가 아닌 전류 상승에 초점을 맞춘 시스템 설계에 중요한 가이드라인을 제공한다.