풀듀플렉스 트랜시버 하드웨어 복잡도 감소

본 논문은 차세대 무선 통신에서 스펙트럼 효율을 극대화하기 위한 인밴드 풀듀플렉스(IBFD) 기술의 핵심 과제인 자기간섭(Self‑Interference, SI) 억제를 저복잡도 하드웨어로 구현하는 방법을 제시한다. 전체 시스템은 크게 두 부분으로 나뉜다. 첫 번째는 RF 단계에서 SI를 크게 감소시키는 Radio Frequency Self‑Interference Canceler(RFSIC)이며, 두 번째는 남은 잔여 SI를 디지털 신호 처리(DSP) 단계에서 제거하는 Digital Self‑Interference Canceler(DSIC)이다. **1) 아날로그 SI 억제(RFSIC) 설계** - **Circulator 기반 아이솔레이션**: 송신 안테나와 수신 안테나 사이에 circulator를 삽입해 기본 아이솔레이션을 제공한다. 실험에서는 약 ‑20 dB의 누설이 측정되었다. - **방향성 커플러와 고정 지연**: circulator 출력에서 누설 신호를 방향성 커플러를 통해 추출하고, 고정 지연 라인으로 일정한 시간 지연을 부여한다. - **벡터 모듈레이터**: 지연된 신호를 벡터 모듈레이터에 입력해 위상·진폭을 조절한다. 모듈레이터 출력은 또 다른 방향성 커플러를 통해 수신 경로에 합성되어, 역위상으로 SI를 상쇄한다. 이 과정에서 추가적인 액티브 증폭기를 사용하지 않아 회로 손실을 최소화한다. - **성능**: 실험 결과, 아날로그 단계만으로 약 40 dB~50 dB의 SI 감소가 관측되었다. 이는 LNA 입력 레벨을 안전하게 유지하고 ADC의 동적 범위를 확보하는 데 충분했다. **2) 디지털 SI 억제(DSIC) 설계** - **비선형 Hammerstein 모델**: SI는 송신 PA의 비선형성, RF 회로의 비선형 왜곡 등으로 인해 선형 모델만으로는 설명할 수 없다. 따라서 입력 신호의 다항식 비선형성(차수 P)과 메모리 깊이(M)를 결합한 Hammerstein 구조를 채택한다. - **복소수 기반 전처리**: 비선형 기저 함수들의 상관성이 높아 수렴 속도가 저하될 수 있으므로, Cholesky 분해를 이용해 기저 함수를 직교화한다. 이는 계수 추정의 수렴성을 크게 향상시킨다. - **재귀 최소제곱(RLS) 변형**: 전통적인 RLS는 복소수 곱셈 연산이 많아 실시간 구현이 어렵다. 논문에서는 DCD(디지털 코디네이트 디센트) 알고리즘을 적용해 곱셈을 제거하고, 덧셈만으로 계수 업데이트를 수행한다. 복소수 연산을 실수 형태로 분해하고, 행렬 업데이트를 첫 번째 몇 개의 샘플만 사용해 차원 축소를 구현한다. - **복소수 계수 업데이트**: 잔여 SI와 수신 신호가 동시에 존재하는 상황에서도, DSIC는 약 30 dB~40 dB 수준의 추가 억제를 제공한다. - **전체 억제량**: 아날로그 50 dB + 디지털 40 dB ≈ 90 dB의 총 SI 억제를 달성하였다. 이는 수신 신호가 -90 dBm 수준에서도 정상적인 디지털 변환이 가능함을 의미한다. **3) 실험 플랫폼 및 설정** - **SDR 기반 테스트베드**: AD9361 칩이 탑재된 Xilinx Zynq 기반 SDR 보드(ARRadio)와 12‑bit DAC/ADC를 사용하였다. 송신 파워는 PA를 통해 20 dBm까지 증폭했으며, 수신 경로는 LNA와 내장 저노이즈 증폭기를 통해 신호를 증폭한다. - **안테나 에뮬레이션**: 실제 안테나 대신 고정된 반사 손실(≈‑20 dB)과 일정한 반환 손실을 갖는 수동 회로를 사용해 실험 환경을 재현하였다. 이는 시간에 따른 채널 변동을 배제하고, 각 단계의 억제 성능을 명확히 측정하기 위함이다. - **대역폭 및 주파수**: 2.4 GHz ISM 대역, 20 MHz 대역폭을 사용했으며, 수신 신호는 외부 신호 발생기로부터 독립적으로 주입하였다. - **측정 결과**: SI 억제 전후의 스펙트럼을 비교했을 때, 90 dB 이상의 차이가 나타났으며, 수신 신호의 SNR은 15 dB 이상 유지되었다. 또한, DSIC 알고리즘은 1 ms 이하의 수렴 시간을 보였으며, 실시간 처리에 충분한 계산량을 요구하지 않았다. **4) 논의 및 향후 과제** - **장점**: 회로 구성 요소가 circulator, 방향성 커플러, 벡터 모듈레이터, 하나의 디지털 필터만으로 구성돼 비용·전력 효율이 높다. SDR 기반 프로토타입으로 빠른 검증이 가능하고, 복소수 DCD‑RLS는 저전력 임베디드 DSP에 적합하다. - **제한점**: circulator와 커플러의 고정 아이솔레이션이 전체 억제 한계에 크게 작용한다. 또한, 비선형 모델 차수를 높이면 메모리 요구량과 연산 복잡도가 급증한다. 현재 구현은 정적 채널(안테나 에뮬레이션)에서 검증했으며, 실제 이동 환경에서의 동적 채널 추적 성능은 추가 연구가 필요하다. - **향후 연구**: 다중 지연 라인·다중 벡터 모듈레이터를 이용한 다중 경로 보정, 머신러닝 기반 비선형 모델 적용, 그리고 5G NR 및 mmWave 대역으로 확장하는 방안을 제시한다. **결론** 본 논문은 최소한의 아날로그 회로와 저복잡도 디지털 알고리즘을 결합해, 실제 수신 신호가 존재하는 상황에서도 90 dB 수준의 SI 억제를 달성한 IBFD 트랜시버를 구현하였다. 이는 차세대 무선 시스템에서 비용·전력·복잡도 측면에서 실용적인 풀듀플렉스 솔루션으로 활용될 가능성을 보여준다.