초저전력 8점 DCT 근사 변환, 14연산만으로 구현

본 논문은 차세대 영상 코덱, 특히 고효율 비디오 코딩(HEVC)에서 요구되는 저전력·저복잡도 변환을 목표로 8점 DCT 근사 변환을 새롭게 설계하였다. 서론에서는 HEVC가 기존 H.264/AVC 대비 2~4배 높은 연산 복잡도를 갖는 문제점을 제시하고, 이를 완화하기 위한 DCT‑유사 근사 변환들의 연구 동향을 정리한다. 기존 연구들은 주로 부동소수점 연산을 최소화하거나, 행렬 원소를 {0, ±½, ±1, ±2} 로 제한해 곱셈을 배제하는 접근을 취했으며, 대표적으로 BAS‑2008, BAS‑2011, CB‑2011, Modified‑CB, 그리고 RF‑특화 근사 변환이 있다. 본 연구의 핵심 기여는 두 가지이다. 첫째, 변환 행렬 T의 원소를 {0, ±1, ±2} 로 제한하고, 특정 대칭 형태(논문에 제시된 8×8 구조)를 강제함으로써 연산 비용을 정량적으로 최소화하는 최적화 문제를 정의하였다. 이 문제는 “연산 비용 최소화”라는 목적 함수와 위 제약 조건을 만족하는 T∗ 를 탐색하는 형태이며, 전역 탐색과 휴리스틱 필터링을 결합해 최적 해를 도출하였다. 결과적으로 14개의 덧셈만으로 전체 변환을 수행할 수 있는 행렬이 발견되었다. 둘째, 제안 변환을 실제 하드웨어에 구현하고, 기존 근사 변환들과 비교 평가하였다. 1‑D 구현에서는 행렬 분해를 이용해 A₁·A₂·…·Aₙ 형태의 스테이지를 설계했으며, 각 스테이지는 단순한 가산기와 버퍼만으로 구성된다. 2‑D 구현은 전형적인 시스톨릭 어레이 구조를 채택해 1‑D 모듈을 행과 열에 각각 적용하고, 데이터 재배열을 위한 라인 버퍼를 삽입해 파이프라인 효율을 높였다. FPGA 실험에서는 Xilinx Virtex‑7 보드에 구현해 논리 요소(LUT) 사용량이 기존 근사 변환 대비 30 % 이상 감소하고, 최대 동작 주파수는 350 MHz에 달했다. 또한 전력 측정 결과, 정전압 1.0 V에서 평균 전력 소모는 2.1 mW로, 동일 조건의 CB‑2011 대비 약 25 % 절감되었다. ASIC 구현은 45 nm CMOS 공정의 표준 셀 라이브러리를 사용했으며, 전체 면적은 0.12 mm², 정전압 전력 소모는 1.8 mW였다. 이러한 결과는 모바일 디바이스나 배터리 구동 IoT 센서와 같은 전력 제한 환경에 적합함을 보여준다. 영상 품질 측면에서는 표준 테스트 이미지(‘Lena’, ‘Barbara’, ‘Peppers’)에 대해 JPEG‑like 양자화와 결합한 후 PSNR 및 SSIM을 측정하였다. 제안 변환은 평균 PSNR 33.2 dB, SSIM 0.92를 기록했으며, 이는 BAS‑2008(32.8 dB, 0.90)과 CB‑2011(33.0 dB, 0.91)보다 약간 우수하거나 동등한 수준이다. 특히 연산량이 현저히 낮음에도 불구하고 압축 효율이 크게 손실되지 않는 점이 강조된다. 논문 마지막에서는 변환의 정규화 행렬 D를 JPEG 양자화 단계에 흡수시켜 실질적인 부동소수점 연산을 완전히 제거하는 방법을 제시한다. 이는 소프트웨어 구현 시에도 정수 연산만으로 변환·역변환을 수행할 수 있게 하여, 임베디드 시스템에서 실행 시간을 크게 단축한다. 또한 변환 구조가 모듈식이므로, 향후 4×4, 16×16 등 다른 블록 크기로 확장하거나, 실시간 품질·전력 트레이드오프를 위한 동적 재구성이 가능함을 논의한다. 결론적으로, 본 연구는 “연산 14”라는 구체적 목표를 수학적 최적화와 하드웨어 구현을 통해 성공적으로 달성했으며, 기존 근사 변환 대비 연산량·전력·면적에서 모두 우수한 성능을 보인다. 이는 차세대 저전력 영상 코덱, 특히 HEVC와 그 후속 표준에서 실용적인 DCT 대체 수단으로 채택될 가능성을 높인다.