FPGA 기반 고속 하이브리드 숨김 암호화 구현 개선

본 논문은 데이터 통신 보안을 위한 하이브리드 숨김 암호화 알고리즘(MHHEA)의 FPGA 기반 마이크로아키텍처를 개선한 설계를 제시한다. 기존 구현은 비트 교체를 직렬적으로 수행하고, 키 값에 따라 처리량이 변동되는 구조적 한계가 있었다. 이러한 한계는 선택 평문 공격 등에 대한 잠재적 취약점으로 작용할 수 있다. 저자들은 이를 극복하기 위해 다섯 개의 기본 모듈—메시지 캐시, 메시지 정렬, 키 캐시, 비교기, 암호화 모듈—을 중심으로 새로운 마이크로아키텍처를 설계하였다. 우선, 32비트 평문을 두 개의 16비트 레지스터에 저장하는 ‘메시지 캐시’ 모듈을 도입해, 이후 ‘메시지 정렬’ 모듈에서 키에 기반한 회전 연산을 수행한다. 회전은 작은 키 값을 기준으로 좌측 회전, 큰 키 값+1을 기준으로 우측 회전하는 방식이며, 멀티플렉서를 이용해 1클록 사이클 내에 완료된다. 이를 통해 회전 비용을 최소화하고, 평문을 16비트 단위로 파이프라인 처리할 수 있다. ‘키 캐시’는 32개의 3비트 레지스터(총 48비트)로 구성되어 16개의 키 페어를 저장한다. ‘비교기’는 두 키 값 중 작은 값을 실시간으로 판단해 정렬 모듈에 전달한다. 키 자체는 숨김 벡터 V와 XOR 연산을 거쳐 스크램블되며, 이는 선택 평문 공격에 대한 방어 메커니즘을 제공한다. ‘암호화 모듈’은 단순한 멀티플렉서 구조로, 스크램블된 키 페어가 선택 신호가 되어 V의 지정 비트를 평문의 해당 비트와 동시에 교체한다. 이 병렬 비트 교체는 한 사이클에 전체 비트를 교체함으로써 기존 직렬 방식 대비 처리량을 크게 향상시킨다. 출력은 2클록 사이클마다 16비트 암호문이 생성되며, ‘레디’ 신호를 통해 외부 모듈과 동기화된다. 랜덤 넘버 제너레이터는 원시 다항식 기반 LFSR을 사용해 최대 길이 시퀀스를 생성, 숨김 벡터 V를 제공한다. V는 암호화 과정에서 비트 교체 위치와 내용 모두를 무작위화하여 보안성을 강화한다. 전체 설계는 FSM으로 제어되며, Init → LMsg → LKey → LMsgCache → Circ → Encrypt 순으로 진행된다. 각 단계는 명확한 제어 신호와 상태 플래그를 통해 동기화된다. 구현은 Xilinx Spartan‑II FPGA에 적용되었으며, 사용된 CLB 수 대비 처리량(Mbps)을 ‘기능 밀도’로 평가하였다. 결과적으로, YAEA 구현을 제외하고 가장 높은 기능 밀도를 달성했으며, 처리량은 약 1 Mbps 수준으로 실시간 통신에 충분히 적용 가능함을 보였다. 논문의 주요 공헌은 (1) 병렬 비트 교체를 통한 처리량 향상, (2) 키와 처리량 사이의 종속성 제거, (3) 회전 기반 정렬을 통한 파이프라인 효율성 증대, (4) LFSR 기반 무작위 벡터를 활용한 보안 강화이다. 다만, 키 길이가 48비트로 비교적 짧고, 회전 단위가 16비트에 제한되는 점은 향후 보안 강도와 확장성을 위한 추가 연구가 필요하다.