고효율 이진 해상도 자가조정 스위치드 캐패시터 DC‑DC 변환기

본 논문은 스위치드 캐패시터( SCC ) 기반 DC‑DC 변환기의 근본적인 효율 저하 원인을 분석하고, 이를 극복하기 위한 새로운 설계 패러다임을 제시한다. 기존 SCC는 목표 전압 비율(예: 1/2, 2/3 등)에서만 전압 차이가 작아 높은 효율을 보이며, 목표 비율 사이에서는 전압 차이가 커져 손실이 급증한다는 한계가 있었다. 이러한 문제를 해결하기 위해 저자는 ‘확장 이진(Extended Binary, EXB)’ 및 ‘임의 레이디스(radix‑r)’ 표현을 도입하여, 비행 캐패시터가 이진(또는 r진) 가중 전압을 자동으로 유지하도록 하는 새로운 SCC 클래스를 정의한다. EXB 표현은 Mₙ = Σ Aⱼ·2⁻ʲ (j=0…n) 형태로, Aⱼ는 -1, 0, 1 중 하나이며 A₀는 0 또는 1이다. 이로써 변환 비율 n은 1/2ⁿ, 3/2ⁿ, … , (2ⁿ‑1)/2ⁿ 과 같이 2ⁿ 분모를 갖는 이진 분수 집합으로 정밀하게 조정 가능해진다. 비행 캐패시터 수(비트 수)를 늘리면 목표 전압 간격이 2⁻ⁿ 만큼 감소하므로, 입력 전압이 넓은 범위에 걸쳐도 목표 전압에 근접하도록 동적으로 토폴로지를 전환할 수 있다. 또한, 레이디스 r을 일반화하면 임의의 진법에서도 동일한 원리를 적용할 수 있어, 보다 높은 해상도와 설계 유연성을 제공한다. 논문은 SCC의 손실을 등가 저항 R_eq 로 모델링한다. 평균 전압 차이 ΔV와 스위칭 듀티 사이클 β(=t_on/ T_s) 를 이용해 R_eq = (R_on·(1+β))/ (2·β) 와 같은 식을 도출하고, β→0(부분 충전)와 β→∞(완전 충전) 두 극한에서 R_eq 의 동작을 분석한다. 이를 통해 스위칭 주파수와 온 저항 설계가 효율에 미치는 영향을 정량적으로 파악한다. 실험 및 시뮬레이션에서는 3~5비트 EXB SCC 를 구현하여, 목표 전압 간격을 1/8~1/32 로 축소하였다. 입력 전압 2 V~5 V 구간에서 출력 전압을 1.2 V~1.8 V 로 조정했을 때, 효율이 90 % 이상 유지되는 것을 확인하였다. 또한, 출력 전압 리플을 최소화하기 위해 PWM 듀티 사이클을 미세 조정하고, 부하 전류 변화에 따라 토폴로지를 실시간 전환하는 제어 알고리즘을 적용하였다. 결과적으로, 기존 SCC 대비 목표 전압 사이의 효율 저하가 크게 완화되고, 리플도 5 % 이하로 감소하였다. 마지막으로, 논문은 제안된 EXB 및 레이디스 기반 설계가 스텝‑다운뿐 아니라 스텝‑업 변환에도 적용 가능함을 보이며, 간단한 회로 토폴로지를 통해 양방향 변환을 구현하는 방법을 제시한다. 전체적으로 이 연구는 SCC 의 효율·해상도·리플을 동시에 개선할 수 있는 이론적 기반과 실증적 결과를 제공하며, 차세대 고효율 전력 관리 IC 설계에 중요한 방향성을 제시한다.